在半導體集成電路行業經常聽過的一個詞叫做閂鎖效應，很多新手小白卻并不明白其中的意思，那么集成電路閂鎖效應的原理是什么?今天這篇文章將帶大家一起來了解一下!

一、什么是閂鎖效應

        閂鎖效應(Latch-up)是CMOS集成電路中一個重要的問題，這種問題會導致芯片功能的混亂或者電路直接無法工作甚至燒毀芯片。

二、閂鎖效應的原理

        閂鎖效應是由NMOS的有源區、P襯底、N阱、PMOS的有源區構成的 n-p-n-p結構產生的，當其中一個三極管正偏時，就會構成正反饋形成閂鎖。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會處于正偏狀態。靜電是一種看不見的破壞力，會對電子元器件產生影響。ESD 和相關的電壓瞬變都會引起閂鎖效應，是半導體器件失效的主要原因之一。如果有一個強電場施加在器件結構中的氧化物薄膜上，則該氧化物薄膜就會因介質擊穿而損壞。很細的金屬化跡線會由于大電流而損壞，并會由于浪涌電流造成的過熱而形成開路。這就是所謂的“閂鎖效應”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS(電過載)和器件損壞。

拓展閱讀：閂鎖效應防御措施

        1、在輸入端和輸出端加鉗位電路，使輸入和輸出不超過規定電壓。

        2、芯片的電源輸入端加去耦電路，防止VDD端出現瞬間的高壓。

        3、在VDD和外電源之間加限流電阻，即使有大的電流也不讓它進去。

        4、當系統由幾個電源分別供電時，開關要按下列順序：開啟時，先開啟CMOS電路的電源，再開啟輸入信號和負載的電源;關閉時，先關閉輸入信號和負載的電源，再關閉CMOS電路的電源。

        以上就是關于集成電路閂鎖效應的原理是什么的全部內容分享，小編還拓展了閂鎖效應的防御措施，看完之后想必大家心中更加清楚明了。宇凡微14年專注于單片機應用方案的開發， MCU應用功能定制開發，致力于為廣大廠家提供更多新穎的電子產品方案!